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根据FPGA的一定量状态机浅析。基于FPGA的少数状态机浅析。

2018年9月19日 - betway体育

  前言:状态机大法好,状态机几乎可以兑现所有时序逻辑电路。

  前言:状态机大法好,状态机几乎可以实现普时序逻辑电路。

片状态机(Finite State Machine,
FSM),根据状态机的输出是否与输入有关,可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关与Mealy型状态机不仅与现态有关,也与输入有关,所以会遭受输入的烦扰,可能会见产生毛刺(Glith)的状况,所以我们司空见惯采取的是Moore型状态机。

区区状态机(Finite State Machine,
FSM),根据状态机的输出是否与输入有关,可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关与Mealy型状态机不仅和现态有关,也同输入有关,所以会遭输入的搅和,可能会见来毛刺(Glith)的景,所以我们一般用的是Moore型状态机。

        
状态机的编码,二迈入制编码(Binary),格雷码编码(Gray-code),独热码(One-hot)。不同之编码方式是防止以状态转移中出突变,使得状态转移更为稳定,系统越来越可靠,但是日常情况下我们一直用的凡二进制进行编码,除非系统针对稳定与状态编码有特殊要求。

        
状态机的编码,二向前制编码(Binary),格雷码编码(Gray-code),独热码(One-hot)。不同的编码方式是预防以状态转移中出剧变,使得状态转移更为稳定,系统更可靠,但是平常状态下我们直接以的凡二进制进行编码,除非系统针对稳定以及状态编码有特殊要求。

         状态机的讲述,一段式、二段式、三段式。

         状态机的讲述,一段式、二段式、三段式。

一段式状态机,将做逻辑与时序逻辑混合在一起,这样的写法对于逻辑简单的状态机来说还是好采用的,但是对复杂的逻辑就是未引进了,如果状态复杂呢会见好错,而且一个always块被信号太多吧未便于保护与改动。

一段式状态机,将成逻辑与时序逻辑混合在一起,这样的写法对于逻辑简单的状态机来说还是得以行使的,但是对复杂的逻辑就是非引进了,如果状态复杂呢会见善出错,而且一个always块被信号太多也非便民保护与改动。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM one segment
 6 reg     [3:0]    state;
 7 always @(posedge clk or negedge rst_n)begin
 8     if(!rst_n)
 9         state <= S0;
10     else begin
11         case(state)
12         S0:
13         S1:
14         S2:
15         .
16         .
17         .
18         default:
19         endcase 
20     end
21 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM one segment
 6 reg     [3:0]    state;
 7 always @(posedge clk or negedge rst_n)begin
 8     if(!rst_n)
 9         state <= S0;
10     else begin
11         case(state)
12         S0:
13         S1:
14         S2:
15         .
16         .
17         .
18         default:
19         endcase 
20     end
21 end

有限段式状态机也是相同栽常用之写法,它将做逻辑和时序逻辑区分出,第一截负责状态的变换,第二段子是结合逻辑赋值,但是这种写法的败笔是,组合逻辑较易产生毛刺等科普问题,关于做逻辑较易发生毛刺原因,下文会提到。

星星段式状态机也是相同种植常用之写法,它把做逻辑与时序逻辑区分出,第一截负责状态的变换,第二段落是做逻辑赋值,但是这种写法的败笔是,组合逻辑较容易出毛刺等大规模问题,关于做逻辑较容易有毛刺原因,下文会提到。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM two segment
 6 reg     [3:0]    pre_state;
 7 reg     [3:0]    next_state;
 8 //--------------------------------------
 9 //FSM one
10 always @(posedge clk or negedge rst_n)begin
11     if(!rst_n)
12         pre_state <= S0;
13     else 
14         pre_state <= next_state;
15 end
16 
17 //FSM two
18 always    @(*)begin
19     case(pre_state)
20     S0:
21     S1:
22     S2:
23     .
24     .
25     .
26     default:;
27     endcase
28 
29 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM two segment
 6 reg     [3:0]    pre_state;
 7 reg     [3:0]    next_state;
 8 //--------------------------------------
 9 //FSM one
10 always @(posedge clk or negedge rst_n)begin
11     if(!rst_n)
12         pre_state <= S0;
13     else 
14         pre_state <= next_state;
15 end
16 
17 //FSM two
18 always    @(*)begin
19     case(pre_state)
20     S0:
21     S1:
22     S2:
23     .
24     .
25     .
26     default:;
27     endcase
28 
29 end

三段式状态机就可以较好之解决一截二段的不足,我也是比推荐的写法,第一段落用时序逻辑负责状态转移,第二段组合逻辑负责数据赋值,第三截时序逻辑负责输出,代码层次分明,容易保障,时序逻辑的出口解决了两段式写法被做逻辑的毛刺问题。但是资源消耗会多片,此外,三段式从输入到输出会比一段式和二段式延迟一个时钟周期。在开状态机的时段,一定要是先期规划好状态转移图,将享有的状态且考虑到,避免状态进入死循环,或者超越到偏离态。

三段式状态机就可以比较好之化解一段落二段子的不足,我为是较推荐的写法,第一段以时序逻辑负责状态转移,第二截组合逻辑负责数据赋值,第三段子时序逻辑负责输出,代码层次分明,容易保障,时序逻辑的输出解决了两段式写法中做逻辑的毛刺问题。但是资源消耗会多有,此外,三段式从输入到输出会比一段式和二段式延迟一个钟周期。在开状态机的当儿,一定要是先期计划好状态转移图,将有的状态都考虑到,避免状态上死循环,或者过到偏离态。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM three segment
 6 //--------------------------------------
 7 //FSM one
 8 always @(posedge clk or negedge rst_n)begin
 9     if(!rst_n)
10         pre_state <= S0;
11     else 
12         pre_state <= next_state;
13 end
14 
15 //FSM two
16 always    @(*)begin
17     case(pre_state)
18     S0:
19     S1:
20     S2:
21     .
22     .
23     .
24     default:;
25     endcase
26 end
27 
28 //FSM three
29 always    @(posedge clk or negedge rst_n)begin
30     if(!rst_n)
31         dout <= 'b0;
32     else begin
33         case(pre_state)
34         S0:    
35         S1:
36         S2:
37         .
38         .
39         .
40         default:;
41         endcase
42     end
43 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM three segment
 6 //--------------------------------------
 7 //FSM one
 8 always @(posedge clk or negedge rst_n)begin
 9     if(!rst_n)
10         pre_state <= S0;
11     else 
12         pre_state <= next_state;
13 end
14 
15 //FSM two
16 always    @(*)begin
17     case(pre_state)
18     S0:
19     S1:
20     S2:
21     .
22     .
23     .
24     default:;
25     endcase
26 end
27 
28 //FSM three
29 always    @(posedge clk or negedge rst_n)begin
30     if(!rst_n)
31         dout <= 'b0;
32     else begin
33         case(pre_state)
34         S0:    
35         S1:
36         S2:
37         .
38         .
39         .
40         default:;
41         endcase
42     end
43 end

        
如下图,我透过一个实例来说明一下状态机的行使。下面是一个班检测状态转移图,检测是的设1101以此队列,我们叫这行列的检测序列是11101
1101立马同一错数据。在是队检测器中,我们允许利用还位。也就是说,前一个“1101”最后一各类的1得以看做后一个“1101”序列的起始位。如果非容许再为位,只待将S4到S2的更换替换成S4至S1即可。

        
如下图,我经过一个实例来说明一下状态机的用。下面是一个排检测状态转移图,检测是的只要1101夫队,我们深受这个行列的检测序列是11101
1101立等同串数据。在此班检测器中,我们允许用重复位。也就是说,前一个“1101”最后一各的1可看作后一个“1101”序列的起始位。如果非容许再次为位,只待将S4到S2的转换替换成S4暨S1即可。

图片 1

图片 2

        
首先,从出口状态S0开始检测,当S0检测到1时超过到S1,否则跳回S0,S1检测及1状态跳到S2,否则跳回S0,S2检测到0状态跳到S3,否则还停留于S2状态,因为此地我们的检测序列允许再次复位,所以S1检测及之1同S2检测到之1保存,不放弃作为一下组1101底面前少各,所以就需要持续检测下一样位数据即可。S3、S4的状态一样次等接近推。这里选出在只例证是为着证明状态机的状态跳转,在我们实际的计划受到这种情景也是会见逢的。

        
首先,从出口状态S0开始检测,当S0检测到1时超到S1,否则跳回S0,S1检测到1态跳到S2,否则跳回S0,S2检测到0状态跳到S3,否则还停于S2状态,因为此我们的检测序列允许再复位,所以S1检测及的1与S2检测及的1封存,不放弃作为一下组1101的前少个,所以仅待继续检测下一致各类数据即可。S3、S4的状态一样不成接近推。这里选出在只例证是以说明状态机的状态跳转,在我们实在的规划中这种景象吧是会遇上的。

        
在运用状态机来描述时序电路的时段,首先应当做的凡打有状态转移图,然后因状态跳转来讲述代码,最后便会事半功倍。这段序列检测的代码我吗贴出来。当然就仅仅是行检测的一个用了,我前面吧说了状态机机会可以实现成套的时序电路。如果你碰到实在不好解决的宏图,那么这个时候,你就算可以考虑一下使用状态机了。

        
在行使状态机来描述时序电路的时刻,首先应该举行的凡画画生状态转移图,然后因状态跳转来叙述代码,最后就会事半功倍。这段序列检测的代码我耶贴出来。当然就不过是班检测的一个施用了,我眼前为说了状态机机会可兑现成套的时序电路。如果您遇到实在糟糕解决之设计,那么是时段,你虽足以考虑一下使用状态机了。

 1 module state(
 2     input                 mclk, 
 3     input                rst_n,
 4     input                din,
 5     output     reg         dout;
 6     );
 7      
 8 parameter         s0 = 3'b000,
 9                 s1 = 3'b001,
10                 s2 = 3'b010,
11                 s3 = 3'b011,
12                 s4 = 3'b100;//状态
13 //此为三段式状态机,还有一段式状态机,二段式状态机            
14 reg [2:0] present_state, next_state;
15 //用摩尔状态机设计1011序列检测器
16 //状态寄存器
17 always @(posedge mclk or negedge rst_n)
18 begin
19     if(!rst_n)
20         present_state <= s0;
21     else 
22         present_state <= next_state;
23 end
24 
25 //状态转换模块
26 always @(*)
27 begin
28     case(present_state)
29     s0: if(din==1)
30             next_state = s1;
31          else 
32             next_state = s0;
33     s1: if(din==0)
34             next_state = s2;
35         else 
36             next_state = s1;
37     s2: if(din==1)
38             next_state = s3;
39         else 
40             next_state = s0;
41     s3: if(din==1)
42             next_state = s4;
43         else 
44             next_state = s2;
45     s4: if(din==0)
46             next_state = s2;
47         else 
48             next_state = s1;
49     default: next_state = s0;
50     endcase
51 end
52 
53 always @(posedge clk or negedge rst_n)begin
54     if(!rst_n)
55         dout <= 1'b0;
56     else if(present_state ==s4)
57         dout <= 1'b1;
58     else
59         dout <= 1'b0;
60 end
61      
62
63 endmodule
 1 module state(
 2     input                 mclk, 
 3     input                rst_n,
 4     input                din,
 5     output     reg         dout;
 6     );
 7      
 8 parameter         s0 = 3'b000,
 9                 s1 = 3'b001,
10                 s2 = 3'b010,
11                 s3 = 3'b011,
12                 s4 = 3'b100;//状态
13 //此为三段式状态机,还有一段式状态机,二段式状态机            
14 reg [2:0] present_state, next_state;
15 //用摩尔状态机设计1011序列检测器
16 //状态寄存器
17 always @(posedge mclk or negedge rst_n)
18 begin
19     if(!rst_n)
20         present_state <= s0;
21     else 
22         present_state <= next_state;
23 end
24 
25 //状态转换模块
26 always @(*)
27 begin
28     case(present_state)
29     s0: if(din==1)
30             next_state = s1;
31          else 
32             next_state = s0;
33     s1: if(din==0)
34             next_state = s2;
35         else 
36             next_state = s1;
37     s2: if(din==1)
38             next_state = s3;
39         else 
40             next_state = s0;
41     s3: if(din==1)
42             next_state = s4;
43         else 
44             next_state = s2;
45     s4: if(din==0)
46             next_state = s2;
47         else 
48             next_state = s1;
49     default: next_state = s0;
50     endcase
51 end
52 
53 always @(posedge clk or negedge rst_n)begin
54     if(!rst_n)
55         dout <= 1'b0;
56     else if(present_state ==s4)
57         dout <= 1'b1;
58     else
59         dout <= 1'b0;
60 end
61      
62
63 endmodule

        
在状态机的规划被,一段式状态机用时序逻辑,二段式状态机第一截用时先后逻辑,第二段子用结合逻辑,三段式状态机第一段落用时先后逻辑,第二截用整合逻辑,第三段落用时先后逻辑。我于设计的时光,尝试把第二段写成时序逻辑,最终结出连没影响,时序逻辑随时钟变化,组合逻辑是直赋值,所以在第三段落状态机进行输出时,输出结果自然是平安无事的,但是这样会限制fmax。如果就此时先后逻辑的主频率过大吧,可能无苟第二段子组合逻辑赋值来之康乐,这里虽还用考虑到时序分析了,暂且不发话。这里尚亟需取的是使用三段式状态机相较受平截二段式,会延迟一个钟周期输出,就是为第三段以了时序逻辑的因。

        
在状态机的统筹着,一段式状态机用时序逻辑,二段式状态机第一段落用时先后逻辑,第二段用结合逻辑,三段式状态机第一段子用时先后逻辑,第二段落用整合逻辑,第三截用时先后逻辑。我以筹划的时刻,尝试将第二段落写成时序逻辑,最终结出并无影响,时序逻辑随时钟变化,组合逻辑是一直赋值,所以当第三段子状态机进行输出时,输出结果肯定是祥和之,但是如此会克fmax。如果用时先后逻辑的主频率过大的话,可能不若第二段组合逻辑赋值来之安定,这里虽还需考虑到时序分析了,暂且不称。这里尚索要取的是应用三段式状态机相较受同一段落二段式,会延迟一个钟周期输出,就是盖第三段子以了时序逻辑的来由。

        
既然谈状态机的时刻,说及了整合逻辑会产生毛刺的场面,那么这里虽顺便整理一下,为什么做逻辑会产生毛刺,组合逻辑的孤注一掷与竞争分析。

        
既然谈状态机的时段,说交了组合逻辑会产生毛刺的现象,那么这里就顺便整理一下,为什么做逻辑会产生毛刺,组合逻辑的冒险与竞争分析。

        
竞争(Competition)在组成逻辑电路中,某个输入变量通过简单长长的或少于长条以上的路径传至输出端,由于各条路延迟时间不同,到达输出门的时空便有先有后,这种景象称为竞争。把不会见发生错误输出的竞争的气象称为非临界竞争。把有小的要么永久性错误输出的竞争状况叫做临界竞争。

        
竞争(Competition)在重组逻辑电路中,某个输入变量通过个别长条或零星长以上之门径传至输出端,由于各国条路线延迟时间不同,到达输出门的时间即有先有后,这种情景称为竞争。把非会见发出错误输出的竞争的情景称为非临界竞争。把发生小的还是永久性错误输出的竞争状况叫做临界竞争。

铤而走险(risk)信号于器件内部通过连线与逻辑单元时,都发生一定的延时。延时底轻重以及连线的长度和逻辑单元的数据有关,同时还叫器件的制造工艺、工作电压、温度等规范的影响。信号的轻重电平转换为待自然之连片时间。由于有就简单方因素,多总长信号的电平值发生变化时,在信号变化的一念之差,组合逻辑的出口有先后顺序,并无是又转,往往会油然而生部分请勿得法的极信号,这些极端信号称”毛刺”。如果一个组合逻辑电路中产生”毛刺”出现,就认证该电路存在冒险

铤而走险(risk)信号于器件内部通过连线与逻辑单元时,都发必然的延时。延时之深浅及连线的长短和逻辑单元的多寡有关,同时还深受器件的制造工艺、工作电压、温度等标准化的影响。信号的高低电平转换为待自然的衔接时间。由于在就片方因素,多里程信号的电平值发生变化时,在信号变化之一念之差,组合逻辑的出口有先后顺序,并无是还要转,往往会产出局部免得法的巅峰信号,这些极信号称”毛刺”。如果一个组成逻辑电路中发生”毛刺”出现,就证实该电路存在冒险

竞争冒险(Competition
risk)产生原因:由于延迟时间的在,当一个输入信号通过多长长的途径传送后又再集结到有门上,由于不同途径上门的级数不同,或者门电路延迟时间的差别,导致达会合点的年华有先有后,从而发出瞬间的荒唐输出。

竞争冒险(Competition
risk)产生原因:由于延迟时间的留存,当一个输入信号通过差不多长长的路线传送后还要再聚集到某某门及,由于不同途径上门的级数不同,或者门电路延迟时间的差距,导致达会合点的日子有先有后,从而产生瞬间的左输出。

      
首先看下面这电路,使用了一定量独逻辑门,一个非门和一个以及家,本来当精彩状态下F的出口应该是一直平静之0输出,但是事实上每个门电路从输入到输出是大势所趋会发生时光推移的,这个时空通常称为电路的开关延迟。而且打工艺、门的项目还打时轻微的工艺偏差,都见面挑起这个开关延迟时间的生成。

      
首先看下这电路,使用了少单逻辑门,一个非门和一个跟家,本来当帅状态下F的出口应该是直接平安无事之0输出,但是实际每个门电路从输入到输出是必会起工夫推移的,这个日子通常称为电路的开关延迟。而且做工艺、门的类别还打时轻微的工艺偏差,都见面挑起这个开关延迟时间的变动。

图片 3

图片 4

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实际上只要算上非门的延的语句,那么F最后就是会见时有发生毛刺。信号由于由不同途径传输上某平凑合点的时有先有后的光景,就称为竞争,由于竞争状况所引的电路输出发生瞬间错的现象,就称冒险,所以于统筹受到我们设专注避免此场景,最简易的免方式是竭尽使用时序逻辑同步输出。

        
实际上如果算上非门的延期的说话,那么F最后就会生出毛刺。信号由于由不同途径传输上某一样聚集合点的光阴有先有后的场景,就叫竞争,由于竞争状况所引起的电路输出发生瞬间不当的光景,就称为冒险,所以在计划被我们而顾避免这个现象,最简便的避免方式是拼命三郎用时序逻辑同步输出。

     
这首状态机和做逻辑的冒险竞争就聊及此地,下次咱们跟着说经常先后逻辑的冒险竞争。

     
这首状态机和构成逻辑的孤注一掷竞争就聊及这里,下次我们跟着说时先后逻辑的孤注一掷竞争。

 

 

参考资料:百度百科,冒险竞争、《FPGA设计技术及案例开发详解》、《FPGA数字逻辑设计教程——Verilog》、《深入浅出玩转FPGA》等网络文章。

参考资料:百度百科,冒险竞争、《FPGA设计技术和案例开发详解》、《FPGA数字逻辑设计教程——Verilog》、《深入浅出玩转FPGA》等网络文章。

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